ddr2和ddr3有什么区别，ddr2与ddr4区别

今天分享您的DDR 知识。 1 什么是DDR? DDR 是Double Data Rate 的缩写，即“双位翻转”。 DDR是一种技术，中国大陆的工程师习惯用DDR来指称采用DDR技术的SDRAM，而台湾、中国、欧洲、美国的工程师则习惯称其为DRAM。 DDR的核心是在一个时钟周期内的上升沿和下降沿都采样一次数据，在400MHz的主频下可以达到800Mbps的数据传输速度。 2 各代DDR的基本区别

3 关键技术描述3.1 VTTVTT 为DDR 地址线、控制线等信号提供上拉电源，上拉电阻约为50。由于VTT=1/2VDDQ，且VTT必须跟随VDDQ，因此需要专用电源同时为VDDQ和VTT供电。例如芯片TPS51206DSQT、LP2996等。使用专用电源芯片的另一个重要原因是，在fly-by拓扑中，VTT提供电流以增强DDR信号线的驱动能力。 DDR接收器是一个比较器，一端为VREF，另一端为信号，因此例如当地址线A2在VTT上拉时，A2上的信号将在0和1.8V之间跳跃。 A2 高于VTT，电流流过VTT。如果A2低于VTT，VTT流向DDR。因此，VTT需要具有提供电流的能力和吸收电流的能力，而普通的开关电源不能作为VTT的供电装置。此外，由于VTT 电源对应于DDR 接收器信号输入处的DC 偏置，并且该偏置等于VREF，因此VTT 上的噪声应尽可能低。 A2处于高阻状态，DDR接收器的比较器很容易产生误触发。如上所述，VTT 对应于DDR 接收器中的DC 偏置，但实际上，如果不存在VTT，则该DC 偏置也存在，但它位于芯片内部，几乎没有提供电流的能力。弱于如果只有一两个DDR芯片并且采用fly-by拓扑，则不需要外部VTT上拉。如果您有多个DDR 芯片，则始终需要VTT 上拉。 3.2 Prefetch Prefetch字面意思是预存取，DDR预存取的大小每一代都不同。详细信息请参见第2 章中的表格。以DDR3为例。 Prefetch=8n对应DDR中的每个IO都有一个宽度为8的缓冲区。 IO有8个数据到达后，第8个数据到达后才对8个数据处理一次。永久写入DDR 中的内存单元。下图是一个直观的说明，并突出显示了一些费率。 DDR3的时钟频率为800MHz，数据速率为1600Mbps，但由于这个缓冲器的存在，DDR的内部时钟只需要200MHz（注意DDR内部没有双位翻转采样）。

让我们创建一个如下所示的频率比较表。

DDR内部最小的存储单元（1位）是晶体管+电容。电容器放电并且必须不断地“刷新”（充电）以维持适当的操作条件。电容器的充电和放电需要时间，因此频率很高。 DDR的内部频率一般为100200MHz，很难提高。因此，要提高内部数据的高吞吐量，就需要预取技术（实际上，这就是串并转换原理）。增加预取位宽是DDR2、3 和4 中非常重要的变化。在第一段中我说过，对于DDR3来说，当第8个数据到达时，FIFO就满了，这8个数据立即写入DDR中的内存单元。此时DDR内部时钟和外部时钟必须恒定。一致具有一定的约束关系如果FIFO 已满，则必须在DQS 下降沿采样结束数据手册对DQS 和clk 下降沿的约束要求的目的是为了限制建立和保持时间，这才是最初的目的。 3.3 SSTL SSTL（Stub Series Termerated Logic）接口标准也是JEDEC 认可的标准之一。该标准专门针对高速存储器（特别是SDRAM）接口。 SSTL 规定了开关特性和特殊端接方法。 SSTL 标准指定了IC 电源、IO DC 和AC 输入/输出阈值、差分信号阈值、Vref 电压等。 SSTL_3为3.3V标准，SSTL_2为2.5V标准，SSTL_18为1.8V标准，SSTL_15为1.5V标准。 SSTL最大的特点是需要一个终端匹配电阻，也称为终端电阻，上拉至VTT（1/2VDDQ）。该短路电阻的主要特点是信号完整性，并且还提高了驱动能力，尤其是在一对多飞越接线拓扑中。

3.4 Bank 以下图为例，一个Bank 包含多个数组，一个数组对应一个表格，选择“行地址”和“列地址”后，选中表格中的一个单元格，这个单元格就变成了一个位。 Bank内所有数组的行地址都连接在一起，列地址也是如此。然后选择“行地址”和“列地址”，数组的所有位将被一起选择。选择与数组相同的位数。以DDR3为例，如果数据线宽度为32，预取为8，则阵列为32x8=256，内部计算将选择256位数据。

随着Bank数量的增加，需要更多的Bank选择线，在DDR3中，有8个Bank，需要3个BA信号BA0-2。 BA、行地址、列地址构成存储设备的访问地址，每一个都是必需的。 3.5 计算DDR 容量下图显示了以128Mbx8 为例的DDR3 1Gb 寻址配置。这里，x8 表示IO 数据（DQ）位宽。

我的理解是，这个页面大小更像是一个逻辑页面，而不是存储体中一行中的每一位，因为行中的每一位都必须考虑预取宽度。上表是JESD-3D表，实际需要指定的地址是行地址和列地址，A10、A12、A11等其他用途的地址不包括在计算中。不要仅仅因为A13存在就认为列地址是A0到A13。运行Brust 时，需要几个参数。突发长度：突发访问多个列地址。读/写： 是否读或写起始列：从哪一列开始BurstBurst：突发序列。下图显示了DDR3 突发类型和序列。突发由A12/BC#选择。然而，对于DDR、DDR2和DDR4，则不需要经过A12/BC#。有关详细信息，请参阅PIN 定义一章。

3.7 DDR tRDC、CL、tAC 在实际操作中，Bank地址和对应的Row地址是同时发出的，此时的命令称为“Row Active”。此后，发送针对列地址的寻址命令和特定操作命令（读或写），但是由于这两个命令是同时发出的，所以列寻址通常被称为“读/写命令”。马苏。根据相关标准，一行被使能和发出读/写命令之间的间隔是tRCD，或者RAS to CAS延迟（RAS to CAS Delay，其中RAS是行地址选通脉冲），CAS是行地址选通脉冲）。列地址选通脉冲），可以理解为行选通周期。 tRCD 是DDR 的重要时序参数。广义的tRCD基于时钟周期数（tCK，时钟时间）。例如tRCD=3表示延迟周期为2个时钟周期。确切的时间取决于您的时钟。根据频率不同，DDR3-800，tRCD=3代表延迟30ns。接下来，选择合适的列地址后，就会触发数据传输，但是从存储芯片的I/O接口真正从存储设备的输出中出现（数据触发）需要一定的时间。这个时间就是非常著名的CL（CAS Latency，列地址脉冲选通延迟）。 CL 的值与tRCD 相同，以时钟周期表示。例如，DDR3-800的时钟频率为100MHz，时钟周期为10ns，因此如果CL=2，则延迟将为20ns。但是，CL 仅适用于读操作。由于芯片尺寸的原因，存储单元内的电容很小，因此必须对信号进行放大才能有效识别。这个放大/驱动工作是由S-AMP来完成的，一个存储体对应一个S。 -AMP 通道。但由于需要准备时间来保证信号传输强度（必须提前进行电压比较以确定逻辑电平），因此在数据输出到数据I/O总线之前必须设置时钟，数据已发送从它将被发送到S-AMP的上升沿。这段时间称为tAC（来自CLK的访问时间，时钟触发后的访问时间）。目前，与CPU交换的数据量是基于Cache Line（即CPU内部Cache的存储单元）的容量，因此读写内存本质上是连续的。其容量通常为64。兼职工作。现有的Rank位宽为8字节（64位），需要一次连续传输8次，并且包含了常见的突发传输的概念。突发是一种在同一行的相邻存储单元之间连续传输数据的方法，连续传输的周期数就是突发长度（BL）。在进行突发传输时，只要指定起始列地址和突发长度，控制器不需要连续提供列地址，存储器就可以对相应数量的后续存储单元顺序读写，自动执行写入操作。这样，后面的每个数据只需要一个周期就可以取回，除了第一个数据需要几个周期才能发送（主要是由于前面的延迟，通常是tRCD+CL）。突发连续读模式：只要指定起始列地址和突发长度，只要控制两个突发读命令之间的间隔时间（与BL相同），后续的寻址和数据读取就会自动进行。连续突发传输是可能的。关于突发长度。 BL=4 表示一次发送4 x 64 位数据。但如果第二个数据不需要了怎么办呢，是否还在传输呢？为了保护不必要的数据，人们使用数据I/O 屏蔽(DQM) 技术。

通过DQM，存储器可以控制I/O端口取消哪个输出或输入数据。这里需要强调的是，读取时，屏蔽后的数据仍然是从存储体发出来的，只不过是在“屏蔽逻辑单元”中屏蔽掉的。 DQM 由北桥控制，每个DIMM 有8 个DQM 信号线，每个信号针对一个字节，以准确屏蔽P-bank 位宽的每个字节。这样，在4 位宽的芯片上，两个芯片共用一根DQM 信号线，在8 位宽的芯片上，一个芯片占用一个DQM 信号，在16 位宽的芯片上，共用两个DQM 引脚。需要。读取数据后，存储芯片执行预充电操作以关闭当前工作行，以释放读出放大器，以便可以寻址和传输同一存储体中其他行的数据。我们以上面的银行图为例。当前寻址的内存位置是B1、R2 和C6。如果下一个寻址命令是B1、R2、C4，则无需预充电，因为读出放大器正在为该行提供服务。然而，如果地址命令是B1、R4和C4，则它们位于同一存储体的不同行中，因此必须先关闭R2，然后才能对R4进行寻址。关闭现有工作行和打开新工作行之间的时间间隔是tRP（行预充电命令周期），以时钟周期为单位测量。 3.8 ODTODT是内置核心终端电阻，其作用是防止一部分信号被终端电阻消耗掉，并将信号反射回电路中。换句话说，在芯片上设置适当的上拉和下拉电阻以获得更好的信号完整性。 ODT 校准的信号包括：

用于x4 配置的DQ、DQS、DQS# 和DM 用于X8 配置的DQ、DQS、DQS#、DM、TDQS 和TDQS# 用于X16 配置的DQU、DQL、DQSL#、DMU 和DML 由于数量较多挂起的DDR芯片并共享控制线和地址线，布线必须分支，并且如果没有中间匹配电阻，肯定会出现信号完整性问题。那么，如果你只有一颗DDR芯片，有必要吗？一般情况下，走线都很短且合规，所以不需要。

下图显示了DDR的IO上拉和下拉电阻。 RON是DDR输出结构的上拉和下拉电阻，RTT是DDR输入的上拉和下拉电阻。结构。两个电阻的阻值都是可调的。下图显示了RON 的调整。请注意，这不是ODT 任务。通过寄存器进行调整。

下图是ODT对RTT的调整。 RTT有很多档位，也是通过寄存器来调节的。

请注意，DDR3 PIN 定义中的引脚之一是ODT。当ODT=0时，DRAM退出状态功能关闭。当ODT=1 时，DRAM 结束状态功能指的是寄存器设置。下面是真值表。 DRAM退出状态消耗大量电量，因此建议不使用时不要开启。

3.9 DDR3 ZQZQ信号是在DDR3时代引入的，需要在ZQ引脚和地之间放置一个2401%的精密电阻。另外，这个电阻是必需的，不能省略。执行ODT 时，该引脚上的电阻用作校准参考。校准需要调整内阻以提高信号完整性，但由于内阻随温度变化略有变化，因此需要外部精密电阻作为参考来补偿这种变化。具体来说，它为RTT 和RON 提供参考电阻。 3.10 OCDOCD 是DDR-II 中开始添加的一项新功能，虽然它是可选功能，但也称为离线驱动程序调整。 OCD的主要功能是调整I/O接口电压来补偿上拉和下拉电阻值，从而调整DQS和DQ之间的同步，以保证信号的完整性和可靠性。调整时，分别测试DQS高电平和DQ高电平、DQS低电平和DQ高电平的同步性。如果不满足要求，则通过地址线发送上拉/下拉电阻电平（加1电平或减1电平）来设置突发长度，并且OCD操作不会终止，直到测试通过。 OCD操作用于减少DQ和DQS，而倾斜则提高信号完整性并控制电压以提高信号质量。一般情况下，应用环境的稳定性要求不是很高，所以只要差分DQS存在，同步精度就基本得到保证，而OCD的调整对其他操作有一定的影响，那么OCD功能起到什么作用呢？其优势主要体现在服务器等高端产品领域，其中数据完整性至关重要。

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4 DDR3 PIN 定义以下是Samsung K4B4G0446Q/K4B4G0846Q 的PIN 定义，每个都有非常详细的解释。

以x8配置为例，其球图为：

一对时钟线CK和CKn的数据线DQ0至DQ7总共具有8位。差分对DQS 和DQSn 对线A0 至A15 进行寻址。其中，A10和A12有特殊用途。行选择信号RASn 列选择信号CASn 写使能Wen 片选CSnBank 选择BA0~2 A 复位信号是DDR3 的一个重要的新特性，为此提供了一个特殊的引脚。该引脚简化了DDR3 初始化过程。当复位命令使能时，DDR3内存停止所有操作并切换到最低活动状态以节省电量。在复位期间，DDR3内存关闭大部分内部功能，所有数据接收器和发送器关闭，所有内部程序器件复位，DLL（延迟锁定环）和时钟电路要么停止工作，要么停止。注意数据总线上的移动。这一特性使得DDR3能够实现最大程度的节能目标。 ZQ 和ODT PIN 如上所述。 5 DDR 接线规则DDR 信号线必须分组。

数据线组（DQ、DQS、DQM）控制在20mil以内，控制线组（地址、控制线、时钟）控制在100mil以内，以时钟为中心。

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